Návrh hardvéru a implementácia pravého radenia
Implementácia Verilog HDL obsahuje dve verzie: 8-bitovú základnú verziu a 32-bitovú rozšírenú verziu.
Základná verzia používa prípadový príkaz na implementáciu výberu režimu pevného posunu.
Vylepšená verzia pridáva port na ovládanie dynamického posunu a zvláda aritmetické posuny doprava prostredníctvom obvodu generovania znamienkového bitu.
Návrh kombinovanej logiky eliminuje potrebu posuvných registrov a priamo prekonfiguruje bitový vzor prostredníctvom selektora údajov.
Overenie na{0}}úrovni dosky používa vývojové prostredie Quartus II s funkčnými krivkami testovanými na vývojovej doske Altera DE2.
Prvky systémovej integrácie
Modelový dizajn stroja vyžaduje rozšírenie inštrukčnej sady na podporu zmenových operácií. Typické kódovanie inštrukcií obsahuje 4-bitové pole výberu režimu. Medzi kľúčové problémy, ktoré je potrebné riešiť počas integrácie systému, patria:
Časové zosúladenie riadiacich signálov s prevádzkovými cyklami ALU
Mechanizmus riešenia konfliktov pre príznaky stavového registra
Návrh dátového bypassu v potrubí inštrukcií. V architektúre počítačového systému sa tento komponent javí programátorovi ako transparentná hardvérová funkcia, pričom detaily implementácie sa riešia na úrovni mikroarchitektúry.
